数电芯片设计道堂堂连载！

第零章、前言

本文章为第三方撰写，仅用作教学参考，与课程安排无关。

因盲目 「参考」 本文内容而导致被评判为 「抄袭」 的，本人概不负责。

本文的设计工艺及设计思路可能过时，具体要求以 《数字集成电路专题实验指导书》 为准。

初次接触这门实验课，第一印象便是：引导呢？你宛如在玩一款没有新手教学的 「开放世界冒险游戏」 ，要通过摸索与尝试，宛如搭积木一样，从版图层向上构建，完成一整个芯片的设计。实验的过程无比，无比煎熬。我仿佛在做一场醒不来的噩梦，梦里全都是导不通的管子和缩不了的延时。

让我想到了一款游戏：SHENZHEN I/O

因此，在梦醒之后，我写了一点自己的感想，想着给后面的学弟学妹一点参考。~~实验的本意是好的，只是学生操作的时候出了点问题。~~

本文所设计的芯片为SN74LVC112A（后文以112A）代称。

第壹章、上手

原理图及原理简析

从真值表可以知道，这是个下降沿触发的JK触发器。

原理图

真值表

那两个长条子是什么？？？

这就是这个JK触发器的核心：内部延时器，让信号通过四输入与非门之后有一定的时延。可以近似认为，在时延之后，JK触发器的下一个状态，四输入与非门的输出仍保持不变。

这里必须自己推一遍真值表，验收必定会问原理。

既然是时延器，那必然要求上升时间和下降时间延时相同。这一点会在后文讲解。

参数简析

静态参数

电平/电流要求

VOH/VOL

对于VOH/VOL，只需测量输出端的最高电平/最低电平即可。 需要注意的是，这两个参数均与输出级缓冲器的最后一级强相关。好的输出级缓冲器设计可以避免后续出现各种问题。 一般来说，低电平与NMOS的宽长比相关，高电平与PMOS的宽长比相关。

设计时，倘若最差情况（大电流下SS）满足，则其余情况应均满足要求。建议的余量为10% ~~否则就会卡在I=24mA的情况~~

VIH/VIL

对于VIH/VIL，老师给出的测量方法是：对输入端进行DC扫描，测量第一级反相器的输出。

一般来说，VIH/VIL比较容易满足。只要输入级缓冲器正常设计，都能通过。

Ci

Ci，即输入电容，测量方法为给一个输入端脉冲，测量脉冲上升沿时间内输入端口处的平均电流。随后套公式即可。

动态参数

设计时，需确保上升时间与下降时间对称，这要求每一个门等效之后的反相器，PMOS与NMOS的宽之比相同。

动态参数

第贰章、尺寸设计

尺寸设计

标准反相器

按照实验指导书上的尺寸就行。

$(\frac{w}{l})_{p,标}=10$ ， $(\frac{w}{l})_{n,标}=2.6$ ，即 $w_p=3u$ ， $w_n=910n$ .

则标准反相器尺寸为 $(\frac{w}{l})_p=10$ ， $(\frac{w}{l})_n=2.6$ ， $\frac{w_n}{w_p}=0.3$ 。

输出级缓冲器

考虑 $I_{OL}=24mA,\ V_{OL}=0.55V, \ V_{DD}=3V$ 的情况：N管此时工作在线性区。
$I_{OL}=\frac{1}{2}\mu_nC_{ox}(\frac{w}{l})_n[2(V_{OH}-V_{TH,n})V_{OL}-V_{OL}^2]$ ,
求得： $(\frac{w}{l})_n\approx264.63$ ，即 $w_n\ge264.63\times0.35=79.38$ .

考虑 $I_{OH}=24mA,\ V_{OH}=2.2V, \ V_{DD}=3V$ 的情况：P管此时工作在线性区。
$I_{OH}=\frac{1}{2}\mu_pC_{ox}(\frac{w}{l})_p[2(V_{OL}-V_{DD}+V_{TH,p})(V_{OL}-V_{DD})-(V_{OL}-V_{DD})^2]$ ,
求得： $(\frac{w}{l})_p\approx612.89$ ，即 $w_p\ge612.89\times0.3=183.87$ .
考虑延时是否满足， $t_{pd}=\frac{C_l\Delta V}{I_{avg}}$

求得： $(\frac{w}{l})_p=23.75$ 。取最大值，即 $(\frac{w}{l})_p=612.89$ .
对于反相器放大级数， $N=\frac{W_pL_p+W_nL_n}{2\times W_{p,标}\times L_p+W_{n,标}\times L_{n}}\approx39.22$ .
采用四级反相器链，则 $\alpha=\sqrt[4]{N}\approx2.50$ 。实际尺寸向上取整。

若考虑上升时间等于下降时间，则 $\frac{W_p}{L_p}\geq908.6$ .

对于输出级缓冲器，延时时间由前几级的放大比例决定。

因此，若是在后仿之后发现VOH/VOL不过关，可以只调节最后一级反相器的尺寸。

输入级缓冲器

输入级缓冲器实际上可不加入，因112A不需要TTL电平兼容。不过从设计角度应该补全。

内部延时缓冲器

为使上升延时与下降延时延长相同时间，使用PMOS的宽长比与NMOS的宽长比交错的办法。举个例子：

级数	PMOS W/L	NMOS W/L
1	3/0.3	0.91/0.35
2	0.91/0.35	3/0.3
3	3/0.3	0.91/0.35
4	0.91/0.35	3/0.3

第叁章、测试电路

Vout测试电路

其余测试电路大同小异，只需修改负载端和输入端。在测试延时的时候，根据测试电压的不同，负载电容也不同。要记得修改电容大小。

第肆章、版图设计

以下内容可能包含较多主观感受

等高
等宽
等距

设计版图时请 「务必」 考虑这三要素。

等高指的是各个门电路的高度差不多相同（建议控制在9-10um之间）
等宽指的是各个门电路的电源线宽度相同（尽可能大，建议>1.5um）
等距指的是各个晶体管叉指结构的间距相等，便于后续修改。

此外，布局不需要太过于紧密。宽度可以按照PAD的最小间距来安排（实际上是足够的），高度建议留出一点余量（10%），以备后期调整。

前期布局

图省事，我选择先拼好JK和缓冲器然后镜像对称到下面。布线的话，建议前期只用两层金属走线~~看您打过孔~~，毕竟三层金属的分比四层的高。不过做出来才是最重要的。

预留M3和M4金属，为后续潜在的布线问题和电源线走线做准备。

电源线布局

一般来说，建议电源线放在中间，使用顶层金属走线，较为美观。建议宽度为10um。（大于10um会有额外的DRC要求）

输出端口布局

输出端口到PAD的布线请 尽可能 的宽，以避免发生电荷迁移效应，或是后仿时最大电流下VOH/VOL不过关。此外，请尽可能多地打上通孔，以便于通过大电流~~午安大电牛~~

版图总览

如果你看不清这张图，说明你导通MOS管导昏过去了。

第伍章、后仿

没啥好说的，仿吧

第陆章、估算

嗯套公式还不会？真的是公公又式式啊你们有没有像我一样的公式啊

$P_d=C_{L总}f_c(V_{OH}-V_{OL})V_{CC}$ ， $C_{L总}=\Sigma C_L+\Sigma C_{L1}+\Sigma C_{PN}$

$t_{pd}=0.35\times(1+3.3\frac{W_N}{W_p})\frac{C_L}{\mu_nC_{ox}(\frac{W}{L})_n}$

$晶片数量=\frac{\pi\times(\frac{晶圆直径}{2})^2}{晶片面积}-\frac{\pi\times晶圆直径}{\sqrt{2\times晶片面积}}$

$晶片成品率=(1+\frac{单位面积缺陷数量\times晶片面积}{3})^-3$

$晶片成本=\frac{晶圆制造费}{单个晶圆上晶片数量\times晶片成品率}$

$可变成本=\frac{晶片成本+晶片测试成本+封装与最终测试成本}{最终测试成品率}$

$芯片成本=\frac{固定成本}{合格芯片数量}+可变成本$

第柒章、后记

以下内容起警示作用，「请勿」 借鉴。

因 「造假」 而导致实验评分极低的，本人概不负责。

投机取巧

验收前，老师会让你提前在ADE环境中仿真好并保存好仿真波形和状态。

但实际上，保存当前仿真结果并不会保存工艺角信息。

也就是说，你完全可以使用TT的工艺角来当成SS，使某几个参数「过关」。

对于电压和延时，情况从好到坏分别为FF、TT、SS，电流则恰好相反。

抄袭

听说有些组把以前学长的库加到电脑里对着参考。可以理解，但你直接TM复制一份到自己的库里是不是有点过分了？

第捌章、总结

引导是几乎没有的，老师是尽力帮忙的，课时安排是不合理的，芯片验收是毫不通融的，测试电路是能抄就抄的，设计原理是一头雾水的。

总结：傻逼才学微电子。