前言

文章内容可能有较多错误，仅供参考

考完了。

整体来说不算非常难，但要好好想想。我花了2个小时做完试卷，剩下的半个小时又看了一遍，纠正了一些语法错误。概念考察很多，但是没有很冷门的地方。但还是有不确定的题目。

下面列一些考试中觉得很迷惑/比较难的题目。

判断

  1. Verilog向量最高位的下标一定比最低位下标大。
  2. Verilog向量最左侧为MSB。
  3. Verilog模块内每个变量都要独立声明。

简答

以下两端代码有区别吗？如果有，区别是什么？

if (a > b) x = x + 1;
else y = y + 1;

case (a > b)
    1'b1:    x = x + 1;
    default: y = y + 1;
endcase

代码题

三分频器（代码填空）

四位带同步复位端和进位输出的加减法计数器